Verilog — це мова опису обладнання (HDL). Це мова, яка використовується для опису цифрової системи, такої як мережевий комутатор, мікропроцесор, пам’ять або тригер. Ми можемо описати будь-яке цифрове обладнання за допомогою HDL на будь-якому рівні. Конструкції, описані в HDL, не залежать від технології, дуже прості для проектування та налагодження, і зазвичай більш корисні, ніж схеми, особливо для великих схем.

Що таке Verilog?

Verilog — це МОВА ОПИСУ АПАРАТНОГО ЗАБЕЗПЕЧЕННЯ (HDL), яка використовується для опису цифрової системи, наприклад мережевого комутатора, мікропроцесора або тригера пам’яті.

Verilog було розроблено, щоб спростити процес і зробити HDL більш надійним і гнучким. Сьогодні Verilog є найпопулярнішим HDL, який використовується та практикується у всій напівпровідниковій промисловості.

HDL було розроблено для вдосконалення процесу проектування, дозволяючи інженерам описувати бажану функціональність обладнання та дозволяти інструментам автоматизації перетворювати цю поведінку на фактичні елементи обладнання, такі як комбінаційні вентилі та послідовна логіка.

Verilog схожий на будь-яку іншу мову опису обладнання. Це дозволяє дизайнерам розробляти проекти за методологією «знизу вгору» або «зверху вниз».

Дизайн «знизу вгору»:Традиційний метод електронного проектування — «знизу вгору». Кожна конструкція виконується на рівні воріт за допомогою стандартних воріт. Цей дизайн дає можливість розробляти нові структурні, ієрархічні методи проектування.Дизайн зверху вниз:Це дозволяє раннє тестування, легку зміну різних технологій, структурований дизайн системи та пропонує багато інших переваг.

Рівні абстракції Verilog

Verilog підтримує дизайн на багатьох рівнях абстракції, наприклад:

• Поведінковий рівень
• Реєстрово-переносний рівень
• Рівень воріт

Поведінковий рівень

Поведінковий рівень описує систему за допомогою паралельних поведінкових алгоритмів. Кожен алгоритм є послідовним, що означає, що він складається з набору інструкцій, що виконуються одну за одною. Основними елементами є функції, завдання та блоки. Немає уваги до структурної реалізації дизайну.

Рівень реєстрації-передачі

Проекти, що використовують рівень передачі регістрів, визначають характеристики схеми за допомогою операцій і передачі даних між регістрами.

Сучасне визначення коду RTL таке: «Будь-який код, який можна синтезувати, називається кодом RTL».

Рівень воріт

Характеристики системи описуються логічними зв'язками та їх часовими властивостями в межах логічного рівня. Усі сигнали є дискретними сигналами. Вони можуть мати лише певні логічні значення (`0', `1', `X', `Z`).

Використовувані операції є попередньо визначеними логічними примітивами (базовими воротами). Моделювання рівня воріт може бути не правильною ідеєю для логічного проектування. Код рівня шлюзу генерується за допомогою таких інструментів, як інструменти синтезу, а його список з’єднань використовується для моделювання на рівні шлюзу та серверної частини.

Історія Verilog

• Історія Verilog HDL починається з 1980-х років, коли компанія під назвою Gateway Design Automation розробила логічний симулятор Verilog-XL і мову опису обладнання.
• Cadence Design Systems придбала Gateway у 1989 році, а разом з нею і права на мову та симулятор. У 1990 році Cadence оприлюднила цю мову як суспільне надбання з наміром, щоб вона стала стандартною непатентованою мовою.
• Зараз Verilog HDL підтримується некомерційною організацією Accellera, утвореною в результаті злиття Open Verilog International (OVI) і VHDL International. OVI мала завдання провести мову через процедуру стандартизації IEEE.
• У грудні 1995 року Verilog HDL став IEEE Std. 1364-1995. Значно перероблена версія була опублікована в 2001 році: IEEE Std. 1364-2001. У 2005 році було переглянуто, але це лише додало кілька незначних змін.
• Accellera також розробила новий стандарт SystemVerilog, який розширює Verilog.
• SystemVerilog став стандартом IEEE (1800-2005) у 2005 році.

Чим корисний Verilog?

Verilog створює рівень абстракції, який допомагає приховати деталі його реалізації та технології.

Наприклад, конструкція тригера D вимагала б знання про те, як потрібно розташувати транзистори, щоб досягти FF, що запускається позитивним фронтом, і який час наростання, спаду та CLK-Q потрібно для фіксації значення на флопі серед багато інших деталей, орієнтованих на технології.

Розсіювання потужності, синхронізація та здатність керувати мережами та іншими помилками також вимагають більш глибокого розуміння фізичних характеристик транзистора.

Verilog допомагає нам зосередитись на поведінці та залишити решту для вирішення пізніше.

передумови

Перш ніж вивчати Verilog, ви повинні мати базові знання мови проектування НВІС.

• Ви повинні знати, як працюють логічні діаграми, булева алгебра, логічні елементи, комбінаційні та послідовні схеми, оператори тощо.
• Ви повинні знати про такі поняття статичного аналізу часу, як час налаштування, час утримання, критичний шлях, обмеження тактової частоти тощо.
• Основи ASIC та FPGA та концепції синтезу та моделювання.

Аудиторія

Наш підручник з Verilog розроблений, щоб допомогти початківцям, інженерам-конструкторам та інженерам з верифікації, які бажають навчитися моделювати цифрові системи в Verilog HDL для автоматичного синтезу. До кінця цього підручника ви отримаєте середній рівень знань у Verilog.

проблема

Ми запевняємо вас, що ви не знайдете жодних проблем із Verilog Tutorial. Але якщо є якась помилка, будь ласка, опублікуйте запитання в контактній формі.